ポジション概要/役割：
論理回路設計(ASIC、FPGAなど)および自己診断プログラムや校正プログラムの開発に携わっていただきます。

業務内容：
・ASIC/FPGAのデジタル回路設計（Verilog-HDL, SystemVerilog）
・診断プログラム開発、およびハードウェア評価
変更の範囲：会社の定める業務

必須条件：
・論理回路設計の経験をお持ちの方(ASIC、FPGAなど）
・Verilog-HDLやSystemVerilogなどのHDLによる設計経験をお持ちの方

歓迎条件：
・メンバーと協力してチームでの開発に貢献できる方
・C言語やC++などでのソフトウェア開発の経験をお持ちの方
・英語コミュニケーションに苦手意識のない方

当ポジションのやりがい：
・仕様決定、設計、検証、評価と製品開発の初期からリリースまでの一連の業務に携わることができ、とてもやりがいがあり、達成感を得られます。
・グループで活発に話し合いながら業務を進めるため、和気あいあいとしており、学びの機会も得られ成長しやすい環境です。
・若手からベテランまでバランスよく構成されており、フォロー体制が整っています。
・コミュニケーションの取り易さから勤務形態は出社が主体です。中には週1~2回テレワークするメンバーもいます。

働き方：
・想定残業月20～30h程度
・テレワーク可　但しフルリモートは不可
・マイカー通勤可
・国内出張１～３回程度/年

募集人数：3名
その他：
年齢不問
学歴：高専卒以上

【職種 / 募集ポジション】
テクノロジー開発本部　半導体テスタの論理回路ユニット、自己診断プログラムおよび校正プログラムの開発エンジニア
【雇用形態】
正社員
【給与】
応相談 〜
年収例：480万円～1,100万円 ※概算となります。候補者様のご経験に合わせ個別設定いたします。 詳細はオファー面談時にお伝えします
【勤務地】
370-0718 群馬県邑楽郡明和町大輪336-1 群馬R&Dセンタ(変更の範囲：会社の定める事業所)

会社情報

【会社名】
株式会社アドバンテスト
【設立】
1954年(昭和29年) 12月
【本社所在地】
〒100-0005 東京都千代田区丸の内1-6-2　新丸の内センタービルディング 最寄り駅：東京駅、大手町駅
【研究開発／生産拠点】
群馬R&Dセンタ（群馬県邑楽郡明和町大輪336-1）最寄駅：東武伊勢崎線川俣駅 埼玉R&Dセンタ（埼玉県加須市新利根1-5）最寄駅：ＪＲ宇都宮線栗橋駅 群馬工場（群馬県邑楽郡邑楽町篠塚54-1）最寄駅：東武伊勢崎線川俣駅
【昇給・賞与】
昇給 : 年1回(6月) 賞与 : 年2回(6月、12月)
【勤務時間】
標準就業時間 : 8:45〜17:30 (7時間45分) フレックスタイム制あり(コアタイム 11:00〜14:00) 休憩時間 60分
【休暇】
年間休日132日(一⻫有給休暇4日、特別休暇2日を含む)　※2025年度 完全週休二日制 土日、祝日、GW、夏季休暇、年末年始 有給休暇：付与日数は入社月による
【教育制度】
OJT制度、技術研修など部門別研修、各種英語研修、社内TOEICなど
【福利厚生】
各種社会保険等、育児休職制度、家賃補助制度、借上寮制度など　 ※諸条件あり
【転居】
転居手当（引越し代等）